3. PERBEDAAN
BJT dan FET
Transistor
jenis BJT (NPN dan PNP) dan UJT (FET dan MOSFET) memiliki cara kerja yang sama, namun dengan karakteristik yang
berbeda. Berikut ini beberapa perbedaan antara Transistor BJT dan UJT (FET).
- Konversi: Transistor BJT mengkonversi arus menjadi arus, FET mengkonversi tegangan menjadi arus.
- Arus
input: BJT
membutuhkan arus input, FET tidak membutuhkan arus input.
- Input/output: Hubungan input/output BJT adalah linear
direpresentasikan oleh sebuah garis lurus, namun hubungan input/output sebuah
FET tidak linear untuk sinyal-sinyal besar (bertegangan tinggi). Hal ini dapat
mengakibatkan terjadinya distorsi pada sinyal-sinyal besar yang diumpankan ke
sebuah FET.
- Kecepatan: FET dapat melaksanakan proses pensaklaran secara
lebih cepat dibandingkan BJT, namun demikian kedua jenis transistor ini dirasa
cukup cepat untuk memenuhi kebutuhan sebagian besar aplikasi elektronik.
- Tegangan
input:
sebuah FET menjadi aktif ketika tegangan gate-sourcenya melampaui suatu
tegangan ambang. Tegangan gate dapat memiliki nilai yang berada dalam kisaran
antara tegangan ambang dan tegangan sumber, ketika FET dalam keadaan aktif. Tegangan
basis-emitor BJT akan selalu mendekati nilai 0,7 V, ketika BJT dalam keadaan
aktif, terlepas dari berapa besar arus inputnya.
- Resistor
input:
sebuah FET tidak membutuhkan sebuah resistor
di depan terminal gatenya. Hal ini dapat menjadikan rangkaian yang bersangkutan
jauh lebih sederhana.
- Tahanan
output:
kebanyakan FET memiliki tahanan yang sangat rendah ketika berada dalam keadaan
aktif, biasanya kurang dari 1 Ohm. Hal ini membuat komponen-komponen ini sangat
cocok untuk digunakan dalam rangkaian saklar transistor.
STRUKTUR
FET
Kalau
diperhatikan dari struktur keluarga transistor. FET
berbeda dengan transistor bipolar (BJT) karena bukan pertemuan dari 3 lapis
seperti layaknya diode atau Bipolar junction Transistor, FET merupakan uni
polar.
Gambar
4. a. Struktur
FET b. Juction FET
Pada
gambar 4.a menunjukkan struktur suatu FET saluran N. FET ini
terdiri dari batang semi konduktor type N yang pada kedua sisinya diapit oleh
bahan semi konduktor type P. FET memiliki 3 elektroda, yakni; Source (S), Gate
(G), dan Drain (D). Antara (G) dan (S) dipasang tegangan UGG yang merupakan
reverse bias bagi gate (G). Karena dioda antara (G) dan (S) mengalami reverse
bias, maka timbullah Depletion Layer pada junction (Gambar
4.b), supaya terjadi aliran antara (S) dan (D), maka
antara kedua elektroda ini dipasang sumber tegangan (UDD). Besar kecilnya arus
yang mengalir tergantung dari lebarnya Depletion Layer tadi. Jika UGG
besar, Depletion Layer akan menjadi sedemikian lebarnya sehingga hampir
menutup saluran antara (D) dan (S). Karena pada Depletion Layer tidak
ada pembawa muatan, berarti bahwa jumlah pembawa muatan pada saluran menjadi
kecil. Jika UGG kecil, Depletion Layer cukup tipis dan saluran antara
(S) dan (D) cukup lebar, dengan demikian arus yang mengalir cukup besar. Jadi
tegangan gate menentukan besarnya arus yang mengalir antara (D - S). Karena G
dalam kondisi reverse bias, arus (G) dianggap sama dengan nol.
Terminal tempat pembawa muatan mayoritas masuk ke kanal
untuk menyediakan arus melalui kanal. Drain
adalah terminal arus meninggalkan kanal. Gate adalah elektroda yang
mengontrol konduktansi antara Source dan Drain. Sinyal input diberikan pada
terminal Drain. Sedangkan substrate atau bulk umumnya dihubungkan dengan
source. Material pada substrate biasanya netral atau di dope sedikit.
Umumnya
sinyal input diberikan pada terminal Gate. Dalam rangkaian input, terminal Gate dan
kanal bertindak seolah-olah bagai kapasitor plat sejajar, dan konduktivitas
kanal dapat diubah oleh tegangan Gate terhadap Source. Untuk kanal-n, tegangan
positif pada Gate menginduksi muatan negatif pada kanal sehingga ada aliran
elektron dari Source ke Drain.
4. SIFAT
DASAR FET
Untuk
mengetahui sifat dasar FET dibutuhkan rangkaian penguji FET seperti yang
ditunjukkan pada gambar 5, pada kaki gate di berikan tegangan yang dapat diatur
tegangannya mulai 0 V sampai ke minus (- V/ bias negatif), sedangkan pada kaki
D-S diberikan supply positif. Pada gambar 6
menunjukkan bahwa makin negatif tegangan Gate-Source UGS, maka makin kecil pula
arus Drain ID. Pada kondisi normal JFET selalu bekerja pada bagian
karakteristik linier datar, atau dengan kata lain JFET dioperasikan pada
tegangan Drain yang lebih besar dari tegangan knee K., tetapi lebih
kecil dari tegangan breakdown-nya.
Gambar
5. Rangkaian
pengukuran kurva JFET
Gambar
6. Kurva
Karakteristik JFET
Lihat Gambar
6, UDS harus
dibuat lebih besar
dari 4 Volt tetapi lebih kecil dari 30 V. Dengan demikian
UGS harus letakkan antara ( 0
s/d 4V ). Tegangan
knee untuk lengkung karakteristik yang paling
atas disebut pinch
off voltage (Up), jadi
bila pada lembar data tertulis
Up=4 Volt, JFET tersebut
harus dioperasikan dengan tegangan UDS
yang lebih besar
dari 4 Volt.
Dari gambar kurva,
dapat kita lihat bahwa pada tegangan UGS=
-4 V arus drain hampir = 0. Nilai UGS
yang menyebabkan ID
= 0 ini disebut Gate Source Cut Off Voltage (UGS = Off). Up dan UGS
(off) memiliki hubungan
penting yaitu nilai
mutlak Up =
nilai mutlak UGS
(off) hanya tandanya yang berbeda; Up = 4 V UGS off =
-4 V.
Hal ini berlaku untuk semua JFET dan harus diingat
bahwa pada lembaran data
JFET hanya akan disebutkan nilai (UGS
off) saja. Lengkung karakteristik
yang paling atas
dibuat dengan tegangan gate = 0,
keadaan sama dengan keadaan dimana gate dihubung singkat
dengan source. Arus drain hampir datar
dan dianggap sama, walau
tegangan drain diubah-ubah
dan pada lembar data arus ini disebut
IDSS. Pada gambar
kurva tampak bahwa jarak antara
garis-garis mendatar itu tidak sama meskipun selisih UGS untuk tiap-tiap garis
tetap 1 Volt.
